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    • 专利摘要:
    一種在包括子陣列區塊之一記憶體儲存陣列中管理峰值功率之機制可藉由交錯對該等子陣列塊區塊中之每一者的字線信號啟動來減少與讀取操作及寫入操作相關聯之峰值電流。詳言之，在每一子陣列區塊內之字線單元可產生字線信號至每一子陣列區塊，以使得一個子陣列區塊之一讀取字線信號不與另一子陣列區塊之寫入字線同時自一個邏輯位準轉變至另一邏輯位準。進一步地，該等字線單元可產生字線信號至每一子陣列區塊，以使得一既定子陣列區塊之一讀取字線不與另一子陣列區塊之一讀取字線信號同時自一個邏輯位準轉變至另一邏輯位準。
    公开号:TW201320103A
    申请号:TW101134041
    申请日:2012-09-17
    公开日:2013-05-16
    发明作者:Edward M Mccombs
    申请人:Apple Inc；
    IPC主号:G11C8-00
    专利说明:
    在一記憶體中峰值功率管理之機制
    本發明係關於記憶體，且更詳言之，係關於峰值功率降低。
    許多裝置包括嵌式記憶體及/或機上記憶體。在許多此等裝置中，此等記憶體可佔據積體電路晶粒之很大一部分。因此，此等記憶體可消耗大量功率。然而，在一些情況下，因為電流使用中之湧浪或大峰值可導致主Vdd電源之電壓驟降，故峰值功率而非所消耗的平均功率可能成問題。此等電壓驟降不僅可導致記憶體之不正確操作，而且可導致連接至電源之其他電路之不正確操作。
    揭示一種用於在一記憶體中管理峰值功率之機制的各種實施例。概括言之，構想了一種在一記憶體儲存陣列中管理峰值功率之機制。在包括許多子陣列區塊之記憶體中，可能藉由交錯對該等子陣列塊區塊中之每一者的字線信號啟動來減少與讀取操作及寫入操作相關聯之峰值電流。詳言之，字線單元可經組態以產生字線信號至每一子陣列區塊，以使得一個子陣列區塊之一讀取字線信號不與另一子陣列區塊之寫入字線同時自一個邏輯位準轉變至另一邏輯位準。進一步地，該等字線單元可經組態以產生字線信號至每一子陣列區塊，以使得一既定子陣列區塊之一讀取字線不與另一子陣列區塊之一讀取字線信號同時自一個邏輯位準轉變至另一邏輯位準。
    在一實施例中，記憶體包括儲存陣列，其包括數個子陣列區塊，且每一子陣列區塊包括字線驅動器單元。每一字線驅動器單元可產生一讀取字線信號來起始一讀取操作及產生一寫入字線信號來起始一寫入操作，以使得一既定字線驅動器單元之該讀取字線信號與一不同之字線驅動器單元之該寫入字線不同時自一個邏輯位準轉變至另一邏輯位準。
    在一特定實施中，每一字線驅動器單元可進一步產生讀取字線信號，以使得無讀取字線信號同時自一個邏輯位準轉變至另一邏輯位準。
    現轉向圖1，展示處理器之一實施例之方塊圖。處理器10包括指令快取記憶體(ICache)14，其耦接至提取控制單元12。處理器亦包括解碼單元16，其耦接至提取控制單元12且耦接至暫存器檔案22，該暫存器檔案22又耦接至執行核心24。執行核心24耦接至介面單元34，介面單元34可按需要耦接至處理器10之外部介面。注意，為簡單起見，在適合情況下可僅使用數字來指代參考標誌符包括數字與字母兩者之組件。
    在一實施例中，提取控制單元12經組態以提供用於自指令快取記憶體14進行提取之程式計數器位址(PC)。指令快取記憶體14經組態以將指令(具有PC)提供回至提取控制單元12以饋入解碼單元16。解碼單元16大體上可經組態以將指令解碼成指令操作(ops)且將經解碼之ops提供至執行核心24。解碼單元16亦可將經解碼之運算元提供至暫存器檔案22，該暫存器檔案22可將運算元提供至執行核心24。解碼單元16亦可經組態以排程每一指令且為執行核心24提供正確之暫存器值以供使用。
    暫存器檔案22亦可自執行核心24接收待寫入至暫存器檔案22中之結果。因此，暫存器檔案22大體上可包括可用以儲存運算元及結果之任一組暫存器。因此，可使用各種儲存器類型(諸如，正反器類型儲存器、隨機存取記憶體(RAM)及類似者)來實施暫存器檔案22。
    指令快取記憶體14可包括控制邏輯及記憶體陣列。記憶體陣列可用以儲存待由處理器10執行之經快取指令及相關聯的快取標籤。指令快取記憶體14可具有任何容量及建構(例如，直接映射、集合式關聯(set associative)、完全關聯(fully associative)等)。指令快取記憶體14可包括任何快取列大小。
    預期處理器10可實施任何適合之指令集架構(ISA)，諸如ARMTM、PowerPCTM、或x86 ISA、其組合等。在一些實施例中，處理器10可實施位址轉譯方案，其中使一或多個虛擬位址空間對於執行軟體而言可見。例如，使用一組頁表、片段或其他虛擬記憶體轉譯方案將在虛擬位址空間內之記憶體存取轉譯至對應於系統可用之實際實體記憶體的實體位址空間。在使用位址轉譯之實施例中，處理器10可將一組最近使用及/或常用之虛擬至實體位址轉譯儲存於轉譯後備緩衝器(TLB)(諸如，指令TLB(ITLB)30)中。
    執行核心24可執行由每一指令指示之各種操作(例如，MOV、ADD、SHIFT、LOAD、STORE等)。在所示實施例中，執行核心24包括資料快取記憶體26，其可為用於儲存待由處理器10處理之資料的快取記憶體。與指令快取記憶體14一樣，資料快取記憶體26可具有任何適合之容量、建構或列大小(例如，直接映射、集合式關聯、全全關聯等)。此外，資料快取記憶體26在此等細節中之任一者方面可不同於指令快取記憶體14。在一些實施例中，與指令快取記憶體14一樣，可使用實體位址位元部分地或全部地定址資料快取記憶體26。相應地，可提供資料TLB(DTLB)32以按與上文關於ITLB 30所述方式類似的方式快取虛擬至實體位址轉譯以用於存取資料快取記憶體26。注意，儘管ITLB 30與DTLB 32可執行類似功能，但在各種實施例中，可不同地實施ITLB 30與DTLB 32。舉例而言，ITLB 30與DTLB 32可儲存不同數目之轉譯及/或不同轉譯資訊。
    介面單元34大體上可包括電路，其用於將處理器10介接至外部介面上之其他裝置。外部介面可包括任何類型之互連(例如，匯流排、封包等)。若處理器10與一或多個其他組件整合(例如，系統單晶片組態)，則外部介面可為晶片上互連。若處理器10不與其他組件整合，則外部介面可為至外部電路之晶片外互連。在各種實施例中，處理器10可實施任何指令集架構。
    注意，嵌入處理器10內之記憶體中之每一者(例如，指令快取記憶體14、資料快取記憶體26、暫存器檔案22等)可包括用以存取其各別記憶體陣列的字線驅動器電路。如下文中結合圖2之描述更詳細描述，可能藉由管理字線信號來降低與存取處理器10之嵌式記憶體之記憶體陣列相關聯的峰值功率。
    參看圖2，展示記憶體之一部分之一實施例的方塊圖，該記憶體包括降低峰值功率之機制。記憶體200包括陣列201，其耦接至控制單元215。注意，為簡潔起見，圖式中已省略數個特徵。舉例而言，圖2之該等子陣列區塊中之每一者可包括用於輸送及儲存讀取資料及寫入資料之位元胞及位元線(均未圖示)。
    在所示實施例中，陣列201包括若干子陣列區塊(例如，203a至203h及205a至207h)。每一子陣列區塊包括各別字線驅動器單元(例如，205a至205h及209a至209h)及儲存資料之數個位元胞(未圖示)。此外，在一實施例中，子陣列區塊配置成群組。在所示實施例中，子陣列區塊已經配置以使得區塊203形成一群組且區塊205形成另一群組。進一步地，在一實施例中，子陣列區塊(例如，203a至203h或207a至207h)之群組可經讀取或寫入，但不同時進行。換言之，若正在讀取群組中之該等子陣列區塊中之任何一者，則不可與讀取操作同時寫入彼群組中之該等子陣列區塊中之任一者。然而，當正在同時寫入一群組時，可讀取另一群組。此外，在一實施例中，同一群組內之不同子陣列區塊可同時讀取或同時寫入。舉例而言，可同時對子陣列區塊203a及子陣列區塊203h執行讀取操作或寫入操作，但當正在讀取子陣列區塊203a時，將禁止對子陣列區塊203h之寫入。
    因此，控制單元215提供一組單獨的控制信號至子陣列區塊之每一群組。具體地，在一實施例中，控制單元215可經組態以接收時脈信號(例如，CLK)、位址資訊(例如，ADDR)及讀取信號/寫入信號(例如，R/W)。控制單元215可提供兩個單獨之時脈信號(例如，CLK0及CLK1)至單獨群組。舉例而言，CLK0信號經提供至左邊的群組(例如，子陣列區塊203a至203h)，而CLK1信號經提供至右邊的群組(例如，子陣列區塊207a至207h)。控制單元215亦可將ADDR資訊解碼成一或多個晶片選擇(例如，CS)，該一或多個CS可選擇將被存取之子陣列區塊。取決於R/W信號是讀取存取抑或寫入存取，可解碼R/W信號以產生讀取啟用或寫入啟用。在一實施例中，CLK0信號及CLK1信號可與每一字線單元205及字線單元207內之Wr_en信號及Rd_en信號組合，以分別產生寫入字線信號及讀取字線信號來存取子陣列區塊中之位元胞(未圖示)。
    在一實施例中，為了減少峰值電流並因此降低在記憶體存取期間消耗之峰值功率，可將對子陣列區塊之同時讀取及寫入交錯，以使得字線信號之邊緣在時間上不對準。因此，如圖3中所示，使讀取字線與寫入字線交錯。
    轉向圖3，展示描繪圖2之記憶體之實施例的操作態樣的時序圖。圖3之時序圖包括可對應於圖2之CLK0信號及/或CLK1信號之時脈信號(例如，CLK(0,1))。此外，時序圖包括讀取字線信號(例如，Rd WL)及寫入字線信號(例如，Wr WL)。
    在所示實施例中，Rd WL與Wr WL皆可由CLK0,1信號之發生於時間t0且由波狀箭頭指示的前邊緣起始。此外，Wr WL之下降邊緣亦由CLK0,1信號之亦由波狀箭頭指示的下降邊緣起始。因此，Wr WL持續時間與頻率相關。然而，如圖所示，Rd WL之下降邊緣不由CLK0,1信號之下降邊緣起始。實情為，在一實施例中，Rd WL之下降邊緣(在時間t3處)可基於在Rd WL的上升邊緣之後的某預定時間量(如△t所指示)。因此，Rd WL持續時間與頻率無關。
    如圖3中所示，Rd WL之上升邊緣開始於時間t1，該時間t1可對應於CLK0,1信號之上升邊緣之後的小延遲。相比之下，Wr WL之上升邊緣開始於時間t2，由於與讀取操作相比，寫入操作快速發生，故該時間t2可為顯著長於Rd WL延遲之延遲。
    在所示實施例中，如虛線所指示，Rd WL之下降邊緣可取決於數個因素(諸如，感測放大器類型、位元線電容、操作電壓等)而為可調整的。更詳言之，在各種實施例中，可將各種定時電路中之任一者用以確定Rd WL之下降邊緣將於何時開始。舉例而言，可使用字線刪除電路(wordline kill circuit)或某一其他類型之定時電路作為定時器電路。
    進一步地，在一實施例中，與Rd WL之上升邊緣及WrWL之上升邊緣相關聯之延遲可使用圖2之WL單元內之閘延遲來實施。舉例而言，在每一WL單元205及209內，一或多個邏輯閘(諸如，反相器、緩衝器或其類似者)可經菊鏈以為各別字線信號提供適當延遲。在一實施例中，可在每一WL單元205及209處在內部延遲CLK0信號或CLK1信號，而在其他實施例中，可延遲Rd_en或Wr_en。
    如上文所提及及下文進一步描述，亦可相對於每一其他WL單元交錯每一Rd WL及每一Wr WL。在一實施例中，前邊緣或上升邊緣可被交錯，而在另一實施例中，後邊緣可被交錯，但在另外的其他實施例中，前邊緣與後邊緣兩者皆可被交錯。圖4中展示描繪此交錯字線配置之例示性時序圖。
    參看圖4，展示描繪圖2之記憶體之實施例的額外操作態樣的時序圖。類似於圖3中所示之時序圖，圖之時序圖亦展示可對應於圖2之CLK0信號及/或CLK1信號之時脈信號(例如，CLK(0,1))。然而，與圖3相對照，圖4之時序圖包括可表示由圖2之WL單元205及209提供之字線信號的多個讀取字線信號(例如，Rd Wla-WLh)及多個寫入字線信號(例如，Wr Wla-WLh)。
    如圖4中展示，所有Rd WL信號前邊緣及所有Wr WL信號前邊緣由發生於時間t0之CLK(0,1)信號觸發。此外，在一實施例中，該等Rd WL信號前邊緣中之每一者相對於彼此交錯，以使得該等Rd WL前邊緣皆不對準。舉例而言，Rd WLa於時間t1處起始且Rd WLb於時間t2處起始等等。類似地，該等Wr WL信號前邊緣中之每一者相對於彼此交錯，以使得該等Wr WL前邊緣皆不對準。舉例而言，Wr WLa於時間t3處起始，且Wr WLb於時間t4處起始等等。
    進一步地，類似於上文結合圖3之描述所述的下降邊緣，Wr WLa-WLh之下降邊緣亦由CLK0,1信號之下降邊緣起始，且Rd WLa-WLh下降邊緣(諸如於時間t5處展示之彼下降邊緣)可為可調整的，如虛線所指示，且基於在Rd WL的上升邊緣之後的某預定時間量(如△t所指示)。
    轉向圖5，展示系統之一實施例之方塊圖。系統500包括積體電路510之至少一例項，該積體電路510耦接至一或多個周邊裝置507及外部系統記憶體505。系統500亦包括電源供應器501，其可提供一或多個供電電壓至積體電路510，以及提供一或多個供電電壓至記憶體505及/或周邊裝置507。
    在一實施例中，積體電路510可為系統單晶片(SOC)，其包括處理器之一或多個例項(諸如，圖1之處理器10)，及各種其他電路(諸如，記憶體控制器、視訊及/或音訊處理電路)、晶片上周邊裝置及/或耦接至晶片外周邊裝置之周邊介面等。因此，積體電路510可包括嵌式記憶體之一或多個例項(諸如，圖2之記憶體200)。因此，包括記憶體200之實施例亦可包括如上文結合圖2至圖4之描述所述的將讀取字線信號及寫入字線信號交錯的WL單元。
    取決於系統之類型，周邊裝置507可包括任何所要電路。舉例而言，在一實施例中，系統500可包括在行動裝置(例如，個人數位助理(PDA)、智慧型手機等)中，且周邊裝置507可包括用於各種類型之無線通信的裝置，諸如，WiFi、藍芽、蜂巢式、全球定位系統等。周邊裝置507亦可包括額外儲存器，其包括各種類型之RAM儲存器、固態儲存器或磁碟儲存器。同樣，周邊裝置507亦可包括RAM，其包括上述WL單元。周邊裝置507可包括使用者介面裝置，諸如包括觸摸式顯示螢幕或多點觸摸顯示螢幕之顯示螢幕、鍵盤或其他輸入裝置、麥克風、揚聲器等。在其他實施例中，系統500可包括在任何類型之計算系統(例如，桌上型個人電腦、膝上型電腦、工作站、低價桌上型電腦(net top)等)中。
    外部系統記憶體505可表示任何類型之記憶體。舉例而言，外部記憶體505可在DRAM系列中(諸如，同步DRAM(SDRAM)、雙資料速率(DDR、DDR2、DDR3等)或其任何低功率版本)。然而，外部記憶體505亦可實施在SDRAM、靜態RAM(SRAM)或其他類型之RAM等中。因此，外部系統記憶體505亦可包括如上文結合圖2至圖4之描述所述的WL單元。
    儘管上文已相當詳細地描述了實施例，但熟習此項技術者一旦完全理解以上揭示內容便將明顯看出眾多變化及修改。希望將以下申請專利範圍解釋為涵蓋所有此等變化及修改。
    10‧‧‧處理器
    12‧‧‧提取控制單元
    14‧‧‧指令快取記憶體
    16‧‧‧解碼單元
    22‧‧‧暫存器檔案
    24‧‧‧執行核心
    26‧‧‧資料快取記憶體
    30‧‧‧指令轉譯後備緩衝器(TLB)
    32‧‧‧資料TLB
    34‧‧‧介面單元
    200‧‧‧記憶體
    201‧‧‧陣列
    203a-203h‧‧‧子陣列區塊
    205a-205h‧‧‧WL單元
    207a-207h‧‧‧子陣列區塊
    209a-209h‧‧‧WL單元
    215‧‧‧控制單元
    500‧‧‧系統
    501‧‧‧電源供應器
    505‧‧‧外部記憶體
    507‧‧‧周邊裝置
    510‧‧‧積體電路
    圖1為處理器之方塊圖。
    圖2為記憶體之一部分之一實施例的方塊圖，該記憶體包括降低峰值功率之機制。
    圖3為描述圖2之記憶體之實施例的操作態樣的時序圖。
    圖4為描述圖2之記憶體之實施例的額外操作態樣的時序圖。
    圖5為系統之一實施例的方塊圖。
    在圖式中藉由實例展示特定實施例且將在本文中加以詳細描述。然而，應理解，圖式及具體實施方式不意欲將申請專利範圍限於所揭示之特定實施例，即使在關於特定特徵僅描述單個實施例之狀況下亦然。相反，意欲涵蓋將對受益於本發明的熟習此項技術者顯而易見之所有修改、等效物及替代物。除非另有說明，否則本發明中所提供之特徵之實例意欲為說明性的而非為限制性的。
    如遍及本申請案所使用，詞「可」以許可之意義(亦即，意謂有可能)而非強制性之意義(亦即，意謂必須)來使用。類似地，詞「包括」意謂包括(但不限於)。
    各種單元、電路或其他組件可被描述為「經組態以」執行一或多個任務。在此等上下文中，「經組態以」為對結構的寬泛敍述，其大體上意謂「具有」在操作期間執行該或該等任務之「電路」。因而，甚至在單元/電路/組件當前未接通時，單元/電路/組件仍可經組態以執行任務。大體而言，形成對應於「經組態以」之結構的電路可包括硬體電路。類似地，為了方便描述，各種單元/電路/組件可經描述為執行一或多個任務。此等描述應解釋為包括片語「經組態以」。陳述經組態以執行一或多個任務之單元/電路/組件明確地意欲不針對彼單元/電路/組件援引35 U.S.C.§ 112第六段之解釋。
    本發明之範疇包括本文中所揭示的任一特徵或特徵之組合(明顯地或隱含地)，或其任何推廣，而不管其是否減輕本文中所陳述之問題中之任一者或全部。因此，可在此申請案(或主張其優先權之申請案)的審查期間根據任何此種特徵組合制訂新的請求項。詳言之，參考隨附申請專利範圍，來自附屬請求項之特徵可與獨立請求項之特徵組合，且來自各別獨立請求項之特徵可以任何適當之方式組合而非僅僅以在隨附申請專利範圍中列舉之特定組合來組合。
    200‧‧‧記憶體
    201‧‧‧陣列
    203a-203h‧‧‧子陣列區塊
    205a-205h‧‧‧WL單元
    207a-207h‧‧‧子陣列區塊
    209a-209h‧‧‧WL單元
    215‧‧‧控制單元
    权利要求:
    Claims (16)
    [1] 一種記憶體(200)，其包含：一儲存陣列(201)，其包括複數個子陣列區塊(203、207)；其中該等子陣列區塊中之每一者包括一字線驅動器單元(205、209)，該字線驅動器單元經組態以產生一讀取字線信號來起始一讀取操作，及產生一寫入字線信號來起始一寫入操作，以使得一既定字線驅動器單元之該讀取字線信號與一不同字線驅動器單元之該寫入字線不同時自一個邏輯位準轉變至另一邏輯位準。
    [2] 如請求項1之記憶體，其中每一字線驅動器單元進一步經組態以產生該讀取字線信號，以使得無讀取字線信號同時自一個邏輯位準轉變至另一邏輯位準。
    [3] 如請求項1之記憶體，其中每一字線驅動器單元進一步經組態以產生該寫入字線信號，以使得無寫入字線信號同時自一個邏輯位準轉變至另一邏輯位準。
    [4] 如請求項1之記憶體，其中每一字線驅動器單元進一步經組態以產生該讀取字線信號及該寫入字線信號，以使得一既定字線驅動器單元之該讀取字線信號之一上升邊緣與該不同字線驅動器單元之該寫入字線信號之一上升邊緣不同時自一個邏輯位準轉變至另一邏輯位準。
    [5] 如請求項1之記憶體，其中每一字線驅動器單元進一步經組態以產生該讀取字線信號及該寫入字線信號，以使得一既定字線驅動器單元之該讀取字線信號之一下降邊緣與該不同字線驅動器單元之該寫入字線信號的一下降邊緣不同時自一個邏輯位準轉變至另一邏輯位準。
    [6] 如請求項1之記憶體，其中每一字線驅動器單元進一步經組態以在一預定時間量之後使該讀取字線信號之一下降邊緣轉變。
    [7] 如請求項1之記憶體，其中每一字線驅動器單元進一步經組態以使該寫入字線信號之一下降邊緣回應於一時脈信號之一下降邊緣而轉變。
    [8] 一種系統(500)，其包含：一記憶體(200)；及一或多個處理器(10)，其耦接至該記憶體，其中該一或多個處理器中之至少一者包括一嵌式記憶體(14、22、26)；其中該嵌式記憶體包括：一儲存陣列(201)，其包括複數個子陣列區塊(203、207)；其中該等子陣列區塊中之每一者包括一字線驅動器單元(205、209)，該字線驅動器單元經組態以產生一讀取字線信號來起始一讀取操作及產生一寫入字線信號來起始一寫入操作，以使得一既定字線驅動器單元之該讀取字線信號不與一不同字線驅動器單元之該寫入字線同時自一個邏輯位準轉變至另一邏輯位準。
    [9] 如請求項8之系統，其中每一字線驅動器單元進一步經組態以產生該讀取字線信號及該寫入字線信號，以使得一既定字線驅動器單元之該讀取字線信號之一上升邊緣不與該不同字線驅動器單元之該寫入字線信號的一上升邊緣同時自一個邏輯位準轉變至另一邏輯位準。
    [10] 如請求項8之系統，其中每一字線驅動器單元進一步經組態以在一預定時間量之後使該讀取字線信號之一下降邊緣轉變。
    [11] 如請求項8之系統，其中每一字線驅動器單元進一步經組態以產生該讀取字線信號及該寫入字線信號，以使得一既定字線驅動器單元之該讀取字線信號之一下降邊緣不與該不同字線驅動器單元之該寫入字線信號的一下降邊緣同時自一個邏輯位準轉變至另一邏輯位準。
    [12] 如請求項8之系統，其中每一字線驅動器單元進一步經組態以使該寫入字線信號之一下降邊緣回應於一時脈信號之一下降邊緣而轉變。
    [13] 一種行動通信裝置，其包含：一記憶體(505)；及一處理器(10)，其耦接至該記憶體，其中該處理器包括一嵌式記憶體(14、22、26)，該嵌式記憶體包括：一儲存陣列(201)，其包括複數個子陣列區塊(203、207)；其中該等子陣列區塊中之每一者包括一字線驅動器單元(205、209)，該字線驅動器單元經組態以產生一讀取字線信號來起始一讀取操作及產生一寫入字線信號來起始一寫入操作，以使得一既定字線驅動器單元之該讀取字線信號不與一不同字線驅動器單元之該寫入字線同時自一個邏輯位準轉變至另一邏輯位準。
    [14] 如請求項13之行動通信裝置，其中每一字線驅動器單元進一步經組態以產生該讀取字線信號，以使得一既定字線驅動器單元之該讀取字線信號之一上升邊緣不與任何其他字線驅動器單元之該讀取字線信號的一上升邊緣同時自一個邏輯位準轉變至另一邏輯位準。
    [15] 如請求項13之行動通信裝置，其中每一字線驅動器單元進一步經組態以產生該寫入字線信號，以使得一既定字線驅動器單元之該寫入字線信號之一上升邊緣不與任何其他字線驅動器單元之該寫入字線信號的一上升邊緣同時自一個邏輯位準轉變至另一邏輯位準。
    [16] 如請求項13之行動通信裝置，其中每一字線驅動器單元進一步經組態以使該寫入字線信號之一下降邊緣回應於一時脈信號之一下降邊緣而轉變，且在一預定時間量之後使該讀取字線信號之一下降邊緣轉變。
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    申请号 | 申请日 | 专利标题
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